Der Dual-Damascene-Prozess bezeichnet in der Halbleitertechnik eine Gruppe von Prozessfolgen zur gemeinsamen („dual“) Fertigung von Leiterbahnebenen und vertikalen Zwischenverbindungen (sogenannten Vias). Die Verfahren stellen eine Weiterentwicklung des einfachen Damascene-Prozesses dar und werden bei der Herstellung der Metallisierungsebenen von integrierten Schaltkreisen (Mikrochips) in Kupfertechnik angewendet.

Der Name „Damascene“ stammt von einer antiken Verzierungstechnik, der Tauschierung (auch Damaszierung genannt, englisch damascening), bei der ein Material in vorher gefertigte Vertiefungen eingebracht wird.

Hintergrund

Anfang der 2000er Jahre wechselten einige Halbleiterhersteller für ihre Produkte das Leiterbahnmaterial von Aluminium auf das besser elektrisch leitfähige Kupfer. Da Schichten aus Kupfer, anders als Aluminium, nicht durch Trockenätzverfahren strukturierbar sind, war mit dieser Änderung auch der Umstieg auf ein anderes Fertigungsprinzip notwendig. Dies führte zur Einführung der galvanischen Abscheidung von Kupfer in zuvor gefertigte Vertiefungen in den dielektrischen Zwischenschichten, dem Damascene- und seine Weiterentwicklung dem Dual-Damascene-Prozess. Der entscheidende Unterschied zwischen diesen beiden Prozessfolgen ist, dass beim Dual-Damascene-Prozess die Vias (von englisch vertical interconnect access, Kontaktverbindungen zwischen zwei Metallisierungsebenen) und die darüber liegende Metallisierungsebene gemeinsam in einem Prozessschritt mit Kupfer gefüllt wird. Gegenüber zwei nacheinander folgenden Damascene-Schritten, mit denen die gleiche Struktur herstellbar wäre, wird auf diese Weise eine Kupferabscheidung, samt Diffusionsbarriere- und Keimschicht-Abscheidung, sowie ein Kupfer-CMP-Schritt, bei dem das nach der galvanischen Abscheidung überstehende Kupfer eingeebnet wird, eingespart. Die reduzierte Anzahl von Prozessschritten spart Material, Zeit und somit Kosten.

Grundprinzip

Die Reduzierung der notwendigen Metallabscheidungs- und CMP-Schritte wird dadurch erreicht, dass die Strukturen der Via- und einer Leiterbahnebene vor der Metallabscheidung gefertigt und gemeinsam mit Metall gefüllt werden. Analog zum Damascene-Prozess lässt sich auch der Dual-Damascene-Prozess grob in drei größere Prozessabschnitte einteilen: 1. die Abscheidung des Dielektrikums, 2. die Strukturierung des Dielektrikums und 3. die Abscheidung des Leiterbahnmaterials. Im Unterschied zum Damascene-Prozesse wird jedoch keine einfache Dielektrikum-Schicht abgeschieden und strukturiert, sondern ein komplexer Dielektrikaschichtstapel. Des Weiteren ist die Strukturierung der beiden Teilschichten (deutlich) aufwendiger als bei einer Einzelschicht.

Das Prinzip des Dual-Damascene-Prozesses lässt sich am einfachsten verstehen, wenn das Zwischenebenendielektrikum (englisch inter-level dieletric[1], ILD, und inter-metal dielectric[2], IMD) für die Leiterbahnen und Vias als ein Dielektrika-Stapel aus drei Schichten angenommen wird. Die obere IMD-Schicht enthält später die horizontalen Leiterbahnen dieser Metallisierungsebene. Hingegen werden in die untere ILD-Schicht die vertikalen elektrischen Verbindungen (Vias) zwischen der aktuellen und der vorhergehenden Metallisierungsebene eingebracht.

Beide Schichten sind in der Regel ungefähr gleich dick. Als Material kommt üblicherweise Siliziumdioxid oder ein Low-k-Dielektrikum zum Einsatz. Typische Schichtdicken liegen je nach Technologieknoten im Bereich 300–700 nm.[3] Das ILD wird vom IMD durch eine dünne Zwischenschicht getrennt. Diese Zwischenschicht dient während der Herstellung als Ätzstopp. Daher wird hier ein Material gewählt, dass für die verwendeten Ätzprozesse eine deutlich niedrigere Ätzrate als gegenüber dem IMD aufweist. In einem konventionellen Beispielprozess mit Siliziumoxid als ILD/IMD kann hierfür beispielsweise eine ca. 30 nm dünne Siliziumnitrid-Schicht genutzt werden.[3]

Die Abscheidung der drei Schichten erfolgt in der Regel direkt nacheinander. Eine Ausnahme stellt der selbstjustierende Dual-Damascene-Prozess dar, der in diesem Fertigungsabschnitt von dem Grundprinzip abweicht. Bei dieser Variante wird vor der Abscheidung des IMD-Dielektrikums die Ätzstoppschicht strukturiert (siehe Selbstjustierender Dual-Damascene-Prozess).

Im zweiten Abschnitt der Prozessfolge werden die Leiterbahn- und Via-Strukturen in den abgeschiedenen Dielektrikaschichtstapel geätzt. Hierzu nutzt man verschiedene Folgen aus fotolithografischer Strukturierung und Trockenätzen (siehe Abschnitt Varianten).

Den Abschluss bildet, wie beim Damascene-Prozess, die Abscheidung des Leiterbahnmaterials (meist Kupfer) in den geätzten Strukturen des Schichtstapels. Da Kupfer sehr leicht in das Dielektrikum und das Silizium diffundiert und dort die elektrische Funktion stört, ist vor dem Füllen der Gräben und Vias die Abscheidung einer Kupfer-Diffusionsbarriere an den Seiten- und Bodenflächen der Gräben und Vias notwendig. Sie wird als konforme Schicht über den gesamten Wafer aufgebracht und in den nicht benötigten Bereichen auf der Oberseite des IMD-Dielektrikums nach der Kupfer-CMP entfernt. Die Barriereschicht verringert den Via-Durchmesser. Da diese Verringerung in der Regel nicht durch größere Vias ausgeglichen werden kann, erhöht sich somit der elektrischen Widerstand des Via. Um diesen Effekt zu minimieren, kommen daher Barriereschichten bzw. -schichtsysteme aus elektrisch leitfähigen Materialien zum Einsatz, beispielsweise binäre Verbindungen wie Tantal- oder Titannitrid. Nach der Abscheidung der Diffusionsbarriere folgt das Füllen der Gräben und Vias mit dem Leiterbahnmetall, das in der Regel galvanisch abgeschieden wird. Dabei werden die Strukturen überfüllt. Das überschüssige Metall auf der Oberseite des Schichtstapels wird nachfolgend durch chemisch-mechanisches Planarisieren (CMP) zunächst eingeebnet und anschließend bis zur Diffusionsbarriere bzw. bis zum Dielektrikum abgetragen, so dass man eine möglichst ebene Oberfläche erhält.

Um eine Korrosion der Kupferleiterbahnen zu verhindern, folgt nach der CMP die Abscheidung einer Verkapselungsschicht. Da in nachfolgenden Prozessschritten sichergestellt werden muss, dass Kupfer nicht in die darüber liegenden Schichten diffundiert, muss die Verkapselungsschicht gleichzeitig eine Kupferbarriere darstellen. Hierbei kann jedoch nicht das für die Seitenwände genutzte, elektrisch leitfähige Barrieresystem genutzt werden, denn eine auf dem gesamten Wafer vorhandenen leitfähige Schicht würde alle Leitungen kurzschließen. Deshalb kommt hier ein dielektrisches Material wie Siliziumnitrid (Si3N4), Siliziumkarbid (SiC) oder (SiCN) zum Einsatz.

Strukturierungsvarianten

Die zuvor beschriebenen Voraussetzungen für das gemeinsame Füllen von Vias und Leiterbahngräben können auf verschiedene Weisen bereitgestellt werden. Die drei geläufigsten Grundvarianten des Dual-Damascene-Prozess, die sich in der Reihenfolge der notwendigen Fotolithografieschritte unterscheiden und von denen weitere Prozessvariationen existieren, sind:

  1. TFVL-Dual-Damascene-Prozess (von engl. Trench First, Via Last, dt. „Trench zuerst, Via zuletzt“)
  2. VFTL-Dual-Damascene-Prozess (von engl. Via First, Trench Last, dt. „Via zuerst, Graben zuletzt“)
  3. self-aligned dual-damascene, dt. „selbstjustierender Dual-Damascene-Prozess“

In der Industrie sind heutzutage aber weitere technisch anspruchsvolle Varianten im Einsatz, die jedoch die Kosten pro Leiterbahnebenen senken können, beispielsweise da weniger Lithografieschritte und/oder weniger Zeit benötigt werden oder die elektrischen Eigenschaften verbessern. Hierzu zählen vor allem Varianten die nur aus einer (dickeren) Dielektrikumschicht basieren. Hierbei werden beispielsweise parasitäre Kapazitäten verringert, da eine Zwischenschicht immer die Dielektrizitätszahl des Gesamtstapels und damit dessen elektrische Kapazität erhöht. Darüber hinaus wurden zahlreiche weitere Prozessfolgen (wie der Dual-Damascene-Prozess mit metallischer Hartmaske oder mit Mehrschichtfotolacken) entwickelt, um die gestiegenen Anforderungen an die fotolithografische Strukturierung und der Integration neuer Materialien gerecht zu werden.

TFVL-Dual-Damascene-Prozess

TFVL-Dual-Damascene-Prozess (Grundschema)

Der TFVL-Dual-Damascene-Prozess war die erste umgesetzte Dual-Damascene-Prozessvariante.[3] Wie der Name dieser Variante bereits beschreibt, erfolgt hier die Ätzung der Gräben (englisch trench) in der Leiterbahnebene vor der Ätzung der Vias in der darunterliegenden ILD-Schicht. Nach der Abscheidung des ILD-Schichtstapels folgen die Abscheidung einer Fotolackschicht und dessen fotolithografische Strukturierung mit dem Muster der Grabenstrukturen. Die Fotolackmaske dient beim nachfolgenden Trockenätzprozess des Dielektrikums als Ätzmaske. Der Ätzprozess endet an der dielektrischen Ätzstoppschicht, die zwischen dem Dielektrikum der Leiterbahnebene und der darunterliegenden Via-Ebene aufgebracht wurde.

Nach dem Ätzen der Gräben wird die erste Fotolackschicht wieder entfernt und eine zweite Fotolackschicht mit dem Strukturmuster der Vias aufgebracht. Anschließend folgt ein zweiter Ätzschritt bei dem zunächst die Ätzstoppschicht geöffnet und anschließend das Via in die ILD-Schicht geätzt wird. Die Fotolackschicht schützt dabei die anderen Bereiche der Waferoberfläche, inklusive der Seitenwände der Grabenstruktur. Nach dem Ätzen der Vias folgen wiederum die Entfernung der Fotolackreste sowie die bereits beschriebene Abscheidung des Leiterbahnmetalls (ggf. mit Barriereschichtsystem).

Der Hauptnachteil des TFVL-Ansatzes ist, dass bei der fotolithografischen Strukturierung der Vias eine möglichst homogene Fotolackschicht abgeschieden werden muss, und dies sowohl auf der Oberseite des ILD-Schichtstapels als auch in den Grabenstrukturen. Dazu muss der flüssig aufgetragene Fotolack verhältnismäßig dick sein. Da jedoch die Auflösung kleiner Strukturen in dicken Fotolackschichten schwieriger zu realisieren ist als in dünneren Fotolackschichten, ist es schwerer den TFVL-Prozess auf kleinere Technologieknoten zu übertragen. Der Via-Strukturierungsschritt benötigt daher eine verhältnismäßig anspruchsvolle Fotolithografie, weswegen die Via-First-Technik in der industriellen Produktion weiter verbreitet ist.

VFTL-Dual-Damascene-Prozess

VFTL-Dual-Damascene-Prozess (Grundschema)

Beim Via-First-Ansatz wird die Lage der Via-Strukturen vor den Leiterbahnstrukturen definiert. Die Prozessfolge entspricht im Wesentlichen dem des Trench-First-Ansatzes, mit dem Unterschied, dass die Strukturierung Via- und Leiterbahnebenen vertauscht wurden. Das heißt, es wird nach der Abscheidung des Dielektrikaschichtstapels (ILD, Stoppschicht und IMD) eine Fotolackmaske mit dem Strukturmuster der Vias hergestellt und dieses Muster den gesamten Schichtstapel geätzt (mit Ausnahme der Diffusionsbarriere unter der Via-Ebene). Nach dem Entfernen der (Via-)Fotolackmaske wird die zweite Fotolackmaske mit den Strukturen der Gräben hergestellt und die Strukturen in bis zum Erreichen der Ätzstoppschicht in die obere Dielektrikumschicht (IMD) geätzt. Dabei wird die Barriereschicht am Boden des Vias durch Fotolack bzw. einem BARC-Material (BARC = bottom antireflective coating, dt. „untere Antireflexionsschicht“) in den Vias vor dem Ätzangriff geschützt. Alternativ wird auch ein hochselektiver Ätzprozess eingesetzt, der das Barrierematerial nicht angreift. Nach dem Ätzen der Gräben folgen wiederum die Entfernung der Fotolackreste sowie die bereits beschriebene Abscheidung des Leiterbahnmetalls (ggf. mit Barriereschichtsystem).

Der Via-First-Ansatz ist aktuell die meist verwendete Variante für die Fertigung von Dual-Damascene-Verbindungen.

Selbstjustierender Dual-Damascene-Prozess

Selbstjustierender Dual-Damascene-Prozess (Grundschema)

Wie bereits erwähnt, weicht der selbstjustierende Dual-Damascene-Prozess etwas von dem oben beschriebenen Grundprinzip ab. Anders als beim Trench-First- und Via-First-Ansatz wird bei dieser Variante nach der Abscheidung des Dielektrikums der Via-Ebene (ILD) und der Ätzstoppschicht nicht gleich das obere Dielektrikum (IMD) abgeschieden, sondern die Ätzstoppschicht strukturiert. Die Strukturierung der Ätzstoppschicht mit dem Muster der Via-Strukturen erfolgt wie üblich mittels einer Fotolackmaske und einem selektiven Ätzprozess, der das darunterliegende Dielektrikum nicht angreift. Nach dem Ätzen der Stoppschicht, wird die Fotolackmaske entfernt und die obere Dielektrikumschicht abgeschieden, so dass eine vergrabene strukturierte Ätzstoppschicht entsteht. Anschließend folgt die Herstellung der Fotolackmaske mit den Grabenstrukturen. Die Gräben sind dabei an den Via-Öffnungen der vergrabenen Stoppschicht ausgerichtet. Bei der nachfolgenden Ätzung des Dielektrikums werden sowohl die Gräben- als auch die Via-Strukturen hergestellt. Nach dem Ätzen folgen wiederum die Entfernung der Fotolackreste sowie die Abscheidung des Leiterbahnmetalls (ggf. mit Barriereschichtsystem).

Der Nachteil dieser Methode liegt an der notwendigen sehr guten Ausrichtung der Via- und Grabenstrukturen. Andernfalls sind die Vias evtl. deformiert (nicht rund) und die Abscheidung der Diffusionsbarriere bzw. die Füllung der Strukturen ist nicht mehr geschlossen möglich. Aus diesem Grund wird diese Variante kaum in der Produktion genutzt.

Dual-Damascene-Prozess mit metallischer Hartmaske

Eine weitere Prozessvariante ist der Dual-Damascene-Prozess mit metallischer Hartmaske (engl. dual damascene patterning with metal hardmask).[4][5] Dabei dient eine auf dem Dielektrikum abgeschiedene metallische Schicht als Hartmaske für den zweiten Ätzschritt.

Die Fertigungsfolge beginnt mit der Abscheidung der Dielektrikum-Schicht, die später sowohl die Vias als auch die Leiterbahnen beinhaltet, zunächst ganzflächig eine metallische Schicht, oft Titannitrid (TiN) aufgebracht. Anschließend wird diese später als Hartmaske dienende Schicht mittels Fotolithografie und Trockenätzen mit den Mustern der Leiterbahnebene (den Gräben, engl. trenches) strukturiert. Nun wird die Fotolackschicht wieder entfernt.

Nach der Herstellung der Hartmaske mit den Leiterbahnstrukturen geht es zunächst mit der Fertigung der Via-Strukturen weiter. Dazu wird der vorhandene Schichtstapel aus Dielektrikum und Hartmaske mit einem Fotolack bzw. Fotolacksystem beschichtet und dieser mit den Via-Strukturen strukturiert. Anschließend folgt die Ätzung des Dielektrikums und somit die Ätzung der Vias. Die Hartmaske ist in diesem Schritt passiv, das heißt, sie maskiert keine zu ätzenden Bereiche, da die Leiterbahnstrukturen größer als die Via-Strukturen sind. Nach dem Ätzen wird die Fotolackschicht (Vias) wieder entfernt.

Im dritten Teilschritt erfolgt die Ätzung der Leiterbahnstrukturen mithilfe der Hartmaske. Hierbei empfiehlt es sich die bereits geöffneten Vias mit einem Opfermaterial ganz oder teilweise zu füllen. Da keine Ätzstoppschicht genutzt wird erfolgt die Ätzung der Leiterbahnstrukturen zeitgesteuert unter bekannten und gut reproduzierbaren Bedingungen. Nach dem Ätzen folgen wiederum die Entfernung der Fotolackreste sowie die Abscheidung des Leiterbahnmetalls (mit Barriereschichtsystem).

Vorteil dieser Methode ist die bessere Integration und geringere Schädigung des Dielektrikums durch typische Verfahren der Fotolackentfernung, beispielsweise Sauerstoffplasma bzw. die dort emittierte UV-Strahlung, vor allem bei der Verwendung von porösen aber auch bei dichten Low-k-Dielektrika.[6] Die wesentlichen Herausforderungen für diese Prozessfolge sind zum einen die Wahl des Hartmaskenmaterials (Ätzselektivität, optische Transparenz für eine gute Overlay-Kontrolle aber absorbierend im UV-Bereich) zum anderen muss das Hartmaskenmaterial kompatibel mit dem Kupfer-CMP-Prozess sein.[4]

Einsatz von Low-k-Dielektrikum als ILD- und IMD-Material

Seit einigen Jahren werden anstatt eines CVD-Siliziumdioxids sogenannte Low-k-Dielektrika, das heißt Materialien mit einer niedrigeren Permittivitätszahl als Siliziumdioxid (ε = 3,9), als ILD/IMD-Material eingesetzt, um parasitäre Kapazitäten zu verringern und somit schnellere Schaltzeiten zu erreichen. Auch bei diesen Materialien wurde (zunächst) eine dielektrische Ätzstoppschicht in der Mitte des Schichtstapels eingefügt. Hinsichtlich der Verringerung der elektrischen Kapazität des ILD-Schichtsystems hat dies jedoch negative Folgen. So hat beispielsweise Siliziumnitrid eine Permittivitätszahl von ca. 7 und senkt damit die effektive Permittivitätszahl des Schichtstapels. Für ein Low-k-Dielektrikum der ersten Generation wie fluordotiertes Silikatglas (fluorinated silicate glass, FSG, ε = 3,9) verringerten sich die parasitären Kapazitäten im Schichtstapel gegenüber einer reinen Siliziumdioxidschicht in der Realität nicht (vgl. Reihenschaltung von Kondensatoren). Dieser Umstand verringert auch den Nutzen von Low-k-Dielektrika späterer Generation, weshalb in einem ersten Schritt das Siliziumnitrid durch ein anderes Ätzstoppmaterial mit niedrigerer Permittivitätszahl ersetzt wurde. Vor allem Siliziumkarbid (ε = 4,5) und dessen Derivate erwiesen sich auch wegen weiterer guter Eigenschaften als sehr günstig (vgl.[7]).

Mit fortschreitender Verkleinerung der Strukturen jenseits des 130-nm-Knotens war jedoch auch die Permittivitätszahl von Siliziumkarbid zu groß, so dass Prozessvarianten ohne eingebettete Ätzstoppschicht entwickelt wurden. Da kein Endpunktindikator vorhanden ist, nutzen diese Varianten in der Regel zeitgesteuerte Ätzprozesse mit bekannter Ätzrate, um Strukturen definierte Tiefe herzustellen. Die Böden der Gräben liegen damit mitten im Dielektrikum. Dies setzt eine sehr gute Kontrolle des Ätzsystems sowie eine hohe Homogenität auf dem Wafer und von Wafer zu Wafer voraus. Andernfalls können große Unterschiede in den elektrischen Eigenschaften der hergestellten Schaltungen auftreten. Darüber hinaus können weitere negative Effekte wie Kantenverrundung oder die Ausbildung von Mikrogräben an den Kantenecken auftreten.

Vor- und Nachteile, Anwendungsbereiche

Der Dual-Damascene-Prozess ist technologisch weniger aufwendig als der einfache Damascene-Prozess. So wird beim Dual-Damascene-Prozess die Via- und die Leiterbahnebene gemeinsam hergestellt. Damit kann ein jeweils ein Abscheidungsschritt für das Dielektrikum, die Barriere und das Leiterbahnmetall eingespart werden. Des Weiteren entfällt auch ein technisch anspruchsvoller CMP-Schritt.

Dennoch ist der Dual-Damascene-Prozess aufgrund der hohen Anforderungen an die Lithografie und die Ätzprozesse technisch anspruchsvoller als ein zweifacher Damascene-Prozess. Da die technischen Herausforderungen jedoch mit den gleichen Fertigungsanlagen lösbar sind, ergibt sich aus der geringeren Anzahl von Prozessschritten ein geringerer Material- und Zeitverbrauch (höherer Durchsatz pro Anlage). Zugleich reduziert sich die Anzahl von Variationsquellen.

Eingesetzt wird die Dual-Damascene-Technik in der Regel für nahezu alle Metallisierungsebenen von heutigen integrierten Schaltungen (ICs) mit Kupfer-Leiterbahnen. Kupfer ist sehr schwierig trocken zu ätzen, diffundiert in üblichen dielektrische Materialien wie SiO2 sehr gut und ist deshalb unbedingt von allen Seiten mit einer Diffusionsbarriere zu umgeben.

Literatur

  • Stanley Wolf: Silicon Processing for the VLSI Era. Volume 4 Deep-Submicron Process Technology. Lattice Press, 2002, ISBN 0-9616721-7-X, Chapter 15: Dual-Damascene Interconnects, S. 671–710.
  • Chih-Hang Tung, George T. Sheng, Chih-Yuan Lu: ULSI Semiconductor Technology Atlas. John Wiley & Sons, 2003, ISBN 0-471-45772-8, S. 50–52 (Kurze aber sehr anschauliche Darstellung in Technologieschnitten).

Einzelnachweise

  1. Ein inter-level dielectric (ILD) bezeichnet das dielektrische Material zwischen zwei Leiterbahnenebenen, das heißt, das Material in der verbindenden Via-Schicht.
  2. Ein inter-metal dielectric (IMD) bezeichnet das dielektrische Material zwischen zwei Leiterbahnen in derselben Ebene.
  3. a b c Stanley Wolf: Silicon Processing for the VLSI Era. Volume 4 Deep-Submicron Process Technology. Lattice Press, 2002, ISBN 0-9616721-7-X, S. 674–678.
  4. a b Yoshio Nishi, Robert Doering: Handbook of Semiconductor Manufacturing Technology, Second Edition. CRC Press, 2007, ISBN 978-1-4200-1766-3, S. 2–9.
  5. Patent US6696222: Dual damascene process using metal hard mask. Veröffentlicht am 24. Februar 2004, Erfinder: Chen-Chiu Hsue, Shyh-Dar Lee.
  6. Krishna Seshan: Handbook of Thin Film Deposition. William Andrew, 2012, ISBN 978-1-4377-7873-1, S. 231.
  7. Stanley Wolf: Silicon Processing for the VLSI Era. Volume 4 Deep-Submicron Process Technology. Lattice Press, 2002, ISBN 0-9616721-7-X, S. 682–683.